文/陈根

芯片是继大飞机之后，最能体现一个国家科技实力的代表性技术。今天，从28nm到17nm，再到10、7、5、4nm，芯片正在开启一场关于2nm工艺的超精细（Ultra-Fine）制造竞赛，而这个舞台上的主角，是台积电、三星和英特尔。

近日，有媒体报道，晶圆代工巨头台积电已经开启了2nm试产的前置作业。其中在光刻计算方面，台积电紧跟AI潮流，导入了英伟达DGX H100的AI系统辅助生产，用来提升试产效率，减少能源消耗。其实引入AI进入芯片领域可以说目前还只是一个开始，接下来我们将会看到人工智能技术在芯片产业链上越来越广泛的使用，从芯片设计到芯片制造的全过程都将会与人工智能深刻绑定。

为什么呢？我在后续跟大家来分析。

那么按照台积电的规划，将于今年年底前试产1000块2nm芯片，并在2025年实现大规模量产供应。

与此同时，台积电的竞争对手三星电子也正在加速，目前三星主打的GAA工艺已经在3nm节点上实现，在2nm工艺上将更加成熟。什么是GAA工艺呢？GAA是Gate-All-Around的缩写，GAA即环绕式栅极工艺，该技术通过降低工作电压水平来提高能耗比，同时通过增加驱动电流增强芯片性能，从而突破FinFET（鳍式场效应晶体管）技术的性能限制。

另一家芯片巨头英特尔官方也高调宣布，率先在代号为“Blue Sky Creek”产品级测试芯片上实现了背面供电技术，这项为摩尔定律续命的先进技术，将在Intel 20A工艺（2nm）节点上正式落地。

当我们还在7nm量产的困境中，国际舞台上却正在上演着2nm的竞争大戏，这内卷都已经卷到了这么尖端的科技领域了，这场半导体行业的内卷，似乎越来越离谱了。因为这些大厂们不仅仅是在秀技术，更是在挑战摩尔定律的极限。

这就意味着，在传统经典物理技术下继续发展芯片，面临着就是挑战传统物理材料的极限，也就意味着这种挑战将会以极高的资本为代价。按照台积电的说法，2nm的芯片挑战的难度有多大呢？就是要在指甲盖大小（100mm²）的芯片上安装490亿个晶体管，这听上去就如同天方夜谭，但芯片大厂还是想出了解决办法。

台积电的设计方案是将晶体管像积木一样堆叠起来，这样就能有效减少电路的占位面积，晶体管的密度或许就能翻倍。这种工艺被称作nanosheet/nanowire（纳米片/纳米线）晶体管结构，在2021年就被台积电确定用在2nm节点上。

怎么样理解这种技术呢？形象的说就是在最早的Planar工艺下，半导体材料像一张2D平面的白纸；到了FinFET时代，这张白纸被折成了3D的形状（鳍（Fin）形），缩小了闸长。而进入堆叠时代，半导体材料像盖楼一样被堆叠起来，可以装下更多晶体管。当然最大的困难还不在晶体管的叠加，而是在于叠加了之后的散热和漏电现象。

也就是说，在2nm节点，集成电路的线宽接近电子波长，精细程度几乎达到了原子级别，理论上量子隧穿效应已经来到物理极限。在这种情况下，电子很容易通过隧穿效应穿透绝缘层，使器件无法正常工作。

这样的漏电不仅白白浪费了电能，还能引起芯片严重发热，如果这个问题解决不好，最后可能出来的产品就是一款高功耗的产品。

为了解决这个问题，不论是台积电还是三星，或者英特尔，都在寻找各自的解决路径。以目前相对比较成熟的是三星GAA工艺，按照三星的说法，同样是7nm节点，GAA工艺可以将电压下降至0.7V，并且能够提升35%的性能、降低50%的功耗和45%的芯片面积，这还只是最初的实验品，未来的量产型号将更加强悍。

而英特尔还押注了背面供电技术（PowerVia），就是将芯片上的电源线转移到晶圆空置的背面，背面供电的优势十分明显，可以大幅应用硅片区域，同时电压降低多达7倍。对于“寸金寸土”的晶圆来说，这项技术确实吸引力够大。

除了结构以外，三家巨头还在材料等方面带来了各种奇思妙想的方案，其目的都是在传统经典物理的道路上不断的挑战与突破摩尔定律，为芯片发展继续铺路。但是基于传统经典物理的这种半导体产业到底还能走多远，谁也不知道，只是越走越艰难，当然所构建的技术门槛也越来越高。

而真正要实现根本性的突破，还在于量子计算芯片技术的实现。但是在量子技术获得真正的商业化突破之前，我们还是要基于传统经典物理的路径发展芯片。

当然也有人认为发展2nm只是一种技术表演，没有太多的商业使用价值，因为2nm的芯片超级贵，按照目前台积电的报价，2025年量产的2nm芯片价格是24570美元每片晶圆。这就意味着并不是普通民用领域能够消费的起，不论是手机还是笔记本电脑，或者汽车，都消费不起这种昂贵的先进芯片。但它却会加速尖端行业的技术差距，因为就这个底层的芯片就已经产生了巨大的落差。

       原文标题 : 陈根：半导体行业内卷，越来越离谱！